Caches

kap4-2-caches-1.pdf

Aufbau

Cach Lesen

CPU überprüft, ob eine Kopie der Hauptspeicherzelle mit Adresse a im Cache abgelegt ist:

cach hit

Daten sind in Cach.

In einem Cycle:

• Läd Cach zu CPU

Zugriffszeit: $t_{hit}=c$

Link to original

cach miss

Daten nicht in Cach.

In einem Cycle:

• Läd vom Hauptspeicher in den Cach
• Läd vom Hauptspeicher in die CPU

Zugriffszeit: $t_{miss}=c+m$

Link to original

Trefferate: $h$
Durchschnittliche Zugriffszeit: $t=c+(1-h)\cdot m$

Schreibzugriff Verfahren

Write trough

Hauptspeicher wird immer aktualisiert

• cach miss:
  • CPU schreibt Daten in Hauptspeicher
• cach hit:
  • Hauptspeicher wird aktualisiert
  • Kopie im Cache wird aktualisiert

Link to original

write back

Hauptspeicher wird aktualisiert wenn aus Cach verdrängt wird.

• cach miss
  • CPU schreibt in Hauptspeicher
• cach hit
  • Kopie wird Cache aktualisiert und mit dirty bit markiert.
  • Hauptspeicher wird erst aktualisiert, wenn Kopie aus dem Cache verdrängt wird.

Link to original

write-allocation

Alles wird erst im Cache behandelt.

• cach miss
  • CPU schreibt in Cache und makiert mit dirty bit.
  • Hauptspeicher wird erst aktualisiert, wenn Kopie aus dem Cache verdrängt wird.
• cach hit
  • Kopie wird Cache aktualisiert und mit dirty bit markiert.
  • Hauptspeicher wird erst aktualisiert, wenn Kopie aus dem Cache verdrängt wird.

Link to original

DMA

Direct Access Memory Controller

Erlaubt das man direckt mir dem Hauptspeicher komunizieren.

Disk zu RAM ohne das die CPU Involviert ist.

Link to original

Verdrängungs Stratigie

FIFO

First in First out.

Einfach immer push back und pop front.

Link to original

LFU

Least frequently used

Was am wenigstens gelesen wird fliegt raus.

Link to original

LRU

Least recently used

Was am längsent nicht benutzt wurde fliegt raus.

Link to original

Direct Mapped Cache

Die letzten paar bits der Hauptspeicher Adresse stehen für Cach Adresse

Cach Adresse = Hauptspeicher Adresse % Cachgröße

Cache Tag

Die restlichen Bits der Hauptspeicher Adresse

Valid Bit

Gibt an ob der eintrag gültig ist.

Wichtig

Keine Verdrenungsstratigie benötigt.

Link to original

DMC

Direct Mapped Cache UND Assoziativer Cache

mehere parallele Direct Mapped Caches in einem Assoziativen Cache

Link to original